台积电:1万亿晶体管封装与2nm以下工艺

文章图片

12月29日,近日,台积电在IEEE国际电子元件会议(IEDM)上公布了一项雄心勃勃的计划:提供包含1万亿个晶体管的多芯片封装路线。这些庞然大物将由单个芯片封装上的3D封装Chiplet(小芯片)集合而成。同时,台积电也在致力于开发在单片硅上包含2000亿个晶体管的芯片。

台积电1万亿晶体管封装与2nm以下工艺.png

为了实现这一目标,台积电正致力于研发2nm级N2和N2P生产节点以及1.4nm级A14和1nm级A10制造工艺,预计于2030年完成。此外,该公司预计封装技术(CoWoS、InFO、SoIC等)将取得进步,使其能在2030年左右构建封装超过1万亿个晶体管的大规模多芯片解决方案。
近年来,前沿工艺技术的发展面临技术和财务挑战。尽管如此,台积电有信心在未来五到六年内在性能、功耗和晶体管密度方面提升其生产节点,推出2nm、1.4nm和1nm节点。
随着芯片制造的复杂性增加和成本上升,许多公司选择采用多芯片设计。例如,AMD的Instinct MI300X和英特尔的Ponte Vecchio由数十个小芯片组成。台积电认为,这种趋势将持续下去,未来几年我们将看到由超过1万亿个晶体管组成的多芯片解决方案。但同时,单片芯片将继续变得复杂,未来将有拥有多达2000亿个晶体管的单片处理器。

台积电及其客户必须同步开发逻辑技术和封装技术,以实现更好的性能和效率。这一趋势凸显了半导体行业在推动技术创新方面所面临的挑战和机遇。

*部分图文来自网络,如侵权请联系本号删除*

常用.jpg

相关文章

发表评论

评论

    暂无评论

©Copyright 2013-2025 亿配芯城(深圳)电子科技有限公司 粤ICP备17008354号

Scroll